PCB设计进阶


参考链接
信号完整性
电源完整性
PCB布局
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信号完整性

为什么需要信号完整性?

信号完整性是指信号在传输路径上的质量,由于路径的特性对信号造成的失真。如果这个失真过大就有可能导致系统的时序不正确,进而产生错误。

过冲,下冲和振铃都是常见的信号完整性问题

怎么保证信号完整性

简单讲,两个需求:一是满足时序要求,走线长短要匹配。二是保证波形质量,无回沟、过冲、下冲、振铃,并保证高低电平正确。
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电信号在PCB走线上的传输速度是多少?

一个简单的记忆方法是,电信号1ns在PCB板走线上能传输6inch。反过来算是1inch需要传输1/6ns.

什么信号需要考虑信号完整性?

高速信号需要考虑信号完整性问题,低速信号不需要。

高速信号的定义是信号的上升时间小于传输延迟5倍的信号(或者传输延迟大于20%上升时间)。
举个例子:100MHz方波,周期10ns,上升时间1ns。20%是0.2ns
对应的PCB走线长度是0.2nsx6inch/ns=1.2inch(相当于30.48mm)
当这个上升沿是1ns的方波在长度超过1.2inch的走线上传输时,就会遇到信号完整性问题。这个例子中,1.2inch并不是很长的走线,在PCB上很有可能遇到,所以100MHz很有可能会遇到信号完整性问题,更高速的信号,更有可能会遇到信号完整性问题。

再强调一遍,信号传输延迟大于20%信号上升时间,将会遇到信号完整性问题!这是一个经验法则,
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经验法则的延伸:
在上面的举例中,1ns的上升时间,如果传输线长度大于1.2inch,就会遇到信号完整性问题,用公式标识一下:
信号上升时间是Tr(ns),电信号传输速度是6inch/ns,那么不会遇到信号完整性问题的传输线长度Lmax最大是:

Lmax=Tr x 1/5 x 6=1.2Tr

如何保证信号完整性?

有几个要点:阻抗要匹配,阻抗要连续,走线长度要匹配。

什么是阻抗连续?

“高速”信号在PCB的走线上传输,这根走线就是传输线,传输线有自己的特性阻抗(什么是特征阻抗参见文章《什么是特征阻抗》),一般是50Ω,特征阻抗值得计算,离不开参考平面(地平面或电源平面),如果参考平面是完整的,那么这根传输线的特征阻抗是连续的。如果这个平面是不完整的,如下图,传输线经过了这个不完整的“沟壑”,在这个“沟壑”处,传输线的阻抗会瞬间变大,这就是阻抗不连续。阻抗不连续的地方,信号能量会被反射,信号质量会变差。
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除了地平面不完整导致的阻抗不连续,PCB走线粗细变化,分叉,也会导致阻抗不连续
如下图,Z1、Z2的导线宽度不一样,会导致特征阻抗不一样
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反射系数是指反射信号与入射信号幅值之比,其大小为:(Z2-Z1)/(Z2+Z1)。
Z1是第一个区域的特性阻抗,Z2是第二个区域的特性阻抗。
当信号从第一个区域传输到第二个区域时,交界处发生阻抗突变,因而形成反射。举个例子看看反射能有多大。
假设Z1=50欧姆,Z2=75欧姆,根据公式得到反射系数为:(75-50)/(75+50)=20%
如果入射信号幅度是3.3v,反射电压达到了3.3*20%=0.66v。对于数字信号而言,这是一个很大的值。你必须非常注意他的影响。

什么是阻抗匹配?

这个匹配是指信号源与传输线的阻抗是一样的,或者传输线阻抗与负载阻抗是一样的,很多人搞信号完整性设计,知道方法却不知道深层次的原因。下图利用“反射系数”和真实电路模型来介绍串联和并联匹配的原理。

串联匹配的原理:
芯片的输出管脚是信号源,对于CMOS工艺,其内阻通常是5-20Ω左右,老的晶体管工艺,阻抗比较高,大概100Ω。
如下是一个信号传输模型,信号源是1V方波,R0是信号源内阻,传输线特征阻抗是50Ω。
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这根传输线的的长度是6inch,传输延迟是1ns,信号源的波形是1V方波。信号到达A点,根据分压原理,A点电压是1Vx50/(50+10)=0.84V,也就是说由,是这个0.84V的电压进入传输线传播电压。

有些人会有疑问,为什么这个地方会用分压原理,不用反射系数来计算。注意,信号源到50Ω传输线的走线长度非常非常短,可以认为反射是瞬间完成,或者干脆认为没有反射。这个时候可以用直接用分压原理计算电压。当然也可以用反原理来计算,但最终结果都是一样的。关于分压原理与反射系数的关系讨论,请见这个文章《信号完整性的反射问题》

0.84V电压到达传输线末端,由于末端是开路,阻抗无穷大,将反射0.84V电压,此时在B点能测到1.68V电压。

再经过1ns,反射回的1.84V电压到达A点,A点的反射系数是(10-50)/(10+50)=-0.67,这是将有-0.67x0.84V=-0.56V电压反射回传输线。
如此往复,在不同的时间点,B点将测量到多个电压,如下图:
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上图是B点的波形,我们看到阻抗的不匹配会导致信号的过冲,下冲,振铃。

如果测量A点,波形将更加复杂。即使符合信号完整性的电路,A点的波形也很复杂,所以测试信号完整性,一定是在负载端测量波形。

减少反射的方法-源端匹配

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如果在源端输出的地方,增加40Ω电阻,这个40Ω电阻与源内阻共同组成了50Ω源内阻。根据分压原理,1V的方波到达C点,电压是0.5V,这个电压沿着传输线传播到B点,然后有0.5V的电压反射回来,这是在B点测得的电压正好是1V。反射回的0.5V电压,到达C点,C点的反射系数是0,因此不再有信号反射回传输线。此时我们认为信号得到了匹配。

减少反射的方法-末端对地并联匹配

下图是并联匹配的电路模型,并联匹配的关键点时B点的反射系数为0,因此信号源出来什么信号,到达B点就是什么信号。

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阻抗不连续对信号完整性的影响

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假设在Z2处,阻抗发生了突变,变成了75Ω,那么A处的反射系数=0.2,B处的反射系数=-0.2;如果Z2处的长度很短,那么A和B两个地方的反射因为刚好相反,所以可以迅速抵消,以至于对信号完整性的影响可以忽略不计。特别注意,只有突变幅度不大的地方,才可以这么近似认为“迅速抵消”,如果阻抗变化非常大,超过1倍以上,这个“近似”就不适用了。

根据仿真得到的经验法则:

如果阻抗突变处的长度小于信号上升沿时间的1/5,就不会对信号完整性有影响。总结成公式就是Limp_max=1.2Tr

阻抗不连续对信号完整性的影响就是过冲,下冲,振铃。

为什么PCB的走线阻抗误差要求±10%

假设阻抗突变增加10%,反射系数ρ=(1.1-1.0)/(1.1+1.0)=4.76%;
假设阻抗突变减小10%,反射系数ρ=(0.9-1.0)/(0.9+1.0)=5.26%;
通常情况下,我们要求信号幅度噪声控制在5%左右,因此PCB的走线阻抗误差要在±10%以内。

短桩线(Stub)对信号完整性的影响

假设短桩线在传输线的中间,阻抗与传输线一致,根据仿真结果,得出一个经验法则:如果短桩线长度小于信号上升时间的1/5,其影响可以忽略不计。例如信号上升时间是1ns,最大允许的短桩线长度是1ns x 1/5 x 6inch/ns =1.2inch;总结成公式就是:Lstub_max=1.2Tr

所以说对于上升时间是1ns的信号,小于1.2inch的传输线,不会带来信号完整性问题,即使有1.2inch的分叉,也不会带来什么影响。

很多芯片都是BGA封装,走线势必有分叉,并且芯片封装上的引线也是分叉,但这些分叉都很短,不会引起信号完整性问题。当然如果芯片运行频率非常高,对分叉长度的要求也会更高。

什么是走线长度匹配?

长度匹配的主要目的是满足协议要求的建立时间,保持时间!这些协议包括DDR规范,SPI总线协议,MIPI总线协议等。长度匹配是非常基础的基本原则,每次走线必须检查。

经验法则

  • 英寸与毫米转换:1inch=25.4mm

  • 信号在PCB走线上传输速度约6inch/ns

  • 传输延迟大于信号上升沿时间的20%,就称为高速信号,要考虑信号完整性问题。例如:上升
    时间是1ns,长度超过1.2inch(0.2ns延迟)的走线就要考虑信号完整性问题。

  • 传输线中间的短桩线长度不得超过1.2xTr,否则会出现信号完整性问题。例如:信号上升时间是1ns,短桩线长度不得超过1.2inch。

  • 走线中间的阻抗突变区域,长度不得超过1.2xTr,否则会出现信号完整性问题。例如:信号上升时间是1ns,阻抗突变长度不得超过1.2inch。

  • 负载端的容性负载会导致上升沿变缓,τ10-90延迟时间约等于2.2xRC。例如:50Ω传输线,负载电容3pf,延迟增加330ps。

  • 传输线中间的容性突变如果小于0.004Tr,则不会产生信号完整性问题。例如:信号上升时间是1ns,容性突变小于4pf,不会产生信号完整性问题。

  • 传输线中间的容性负载,对上升沿的延迟累加(50%门限的延迟)等于0.5xRC。例如:50Ω传输线,容性负载突变2pf,对信号的延迟累加为50ps。

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电源完整性

电源完整性(Power integrity)简称 PI,是确认电源来源及目的端的电压及电流是否符合需求。

电源噪声来源

(1)稳压芯片输出的电压不是恒定的,会有一定的纹波。

(2)稳压电源无法实时响应负载对于电流需求的快速变化。稳压电源响应的频率一般在 200Khz 以内,能做正确的响应,超过了这个频率则在电源的输出短引脚处出现电压跌落。

(3)负载瞬态电流在电源路径阻抗和地路径阻抗产生的压降。

(4)外部的干扰。

去耦电容

  • 电容去耦是解决电源噪声的主要方法。

这种方法对提高瞬态电流的响应速度,降低电源分配系统的阻抗都非常有效。

一种解释是储能,当负载发生瞬态电流变化时,电源不能即时满足负载的瞬态电流的要求,可根据公式 I=Cdv/dt,此时电容二端存在电压的变化,电容开始放电,及时提供负载电流。

一种解释是阻抗,把负载芯片拿掉,从 AB 二点向左看去,稳压电源及电容可以看出一个复合电源系统,不能 AB 二点负载电流如何变化,都保证 AB 二点电压稳定及 AB 二点电压变化很小,可根据公式△V=Z *△I。

电容的作用

电容有不同的用法,首先必须明白电容在不同的地方起到了什么样的作用;电容按照功能大致可分为以下几种类型:

  1. 去耦电容;对于电源而言,减少用电器瞬时的电流需求对主电源的影响,让一个芯片的瞬时电流需求不影响到其他芯片
  2. 滤波电容,也可以叫旁路电容;滤除信号中的高频分量

电容根据他的工作原理,在电路中可能有两种功能

  1. 相当于一个小的电源,这种应用一般在长距离的电源走线的时候,在输出端用来存储电源,相当于一个蓄水池,避免由于IC不断的向总电源抽拉电流而引起了电源的波动;
  2. 相当于一个滤波器,把不需要的高频频率给滤掉,在这个过程中就必须考虑的是
    A. 需要滤掉的频率以及根据频率选择相应的电容;
    B. 注意电容的ESR,固有电阻,采用两个电容并联不但可以增加滤波的频带范围,而且还减小了ESR。

PCB布局

在保证电气性能的前提下,元件应放置在栅格上且相互平行或垂直排列,以求整齐、美观,在一般情况下不允许元件重叠;元件排列要紧凑,元件在整个版面上应分布均匀、疏密一致。

在通常情况下,所有的元件均应布置在的同一面上,只有顶层元件过密时,才能将一些高度有限并且发热量小的器件,如贴片电阻、贴片电容、贴片IC等放在低层。

PCB布局技巧

在PCB的布局设计中要分析的单元,依据起功能进行布局设计,对电路的全部元器件进行布局时,要符合以下原则:

1、按照电路的流程安排各个功能电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的方向。

2、以每个功能单元的核心元器件为中心,围绕他来进行布局。元器件应均匀、整体、紧凑的排列在PCB上,尽量减少和缩短各元器件之间的引线和连接。

3、在高频下工作的电路,要考虑元器件之间的分布参数。

4、高速、中速、低速电路要分开。

5、强电流、高电压、强辐射元器件远离弱电流、低电压、敏感元器件。

6、模拟、数字、电源、保护电路要分开。

7、时钟器件布局:(1)晶体、晶振和时钟分配器与相关的IC器件要尽量靠近;
(2)时钟电路的滤波器(尽量采用“∏”型滤波)要靠近时钟 电路的电源输入管脚;
(3)晶振和时钟分配器的输出是否串接一个22欧姆的电阻;
(4)时钟分配器没用的输出管脚是否通过电阻接地;
(5)晶体、晶振和时钟分配器的布局要注意远离大功率的元器件、散热器等发热的器件;
(6)晶振距离板边和接口器件是否大于1inch。

8、 开关电源是否远离AD\DA转换器、模拟器件、敏感器件、时钟器件。

9、开关电源布局要紧凑,输入\输出要分开, 严格按照原理图的要求进行布局,不要将开关电源的电容随意放置。

10、电容和滤波器件 :(1)电容务必要靠近电源管脚放置,而且容值越小的电容要越靠近电源管脚;(2)EMI滤波器要靠近芯片电源的输入口;(3)原则上每个电源管脚一个0.1uF的小电容、一个集成电路一个或多个10uF大电容,可以根据具体情况进行增减。

11、一个电流回路走线尽可能减少包围面积。

12、多个IC等供电,Vcc、地线注意。
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文章作者: Allen Hong
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